<del id="aymay"></del> 全球電子設計創新領先企業Cadence設計系統公司(NASDAQ: CDNS)日前宣布，位于臺灣新竹的智原科技 (Faraday Technology Corp.) 通過采用Cadence?完整的工具流程，已成功完成該公司最大型的SoC (系統單芯片) 項目開發，該項目是用于4G基站的3億門芯片設計。通過在其分層式 (hierarchical) 設計流程中部署Cadence Encounter? 數字設計工具，智原科技的設計團隊在短短的七個月內，就完成了這個復雜SoC從輸入數據到流片的工作。
通過采用Encounter?數字實現 (EDI) 系統，智原科技成功使這顆SoC設計每次執行原型設計的時間從兩周縮短到三至五天，包括GigaOpt多線程優化與先進分析、適合Encounter Conformal?Equivalence Checker (EC) 的分層式EC比較方法、用于RC提取和時序分析的整合式簽收工具。
此外，智原科技還采用了Cadence的其它產品，包括Incisive? Enterprise Simulator、驗證IP、Encounter Power System、Allegro Package Designer，以及Allegro? SigrityTM 信號和電源完整性解決方案。
智原科技研發副總裁洪正信表示：“這顆SoC是我們首次進行的最大規模設計項目，也是我們在臺灣開展最復雜的一個項目，因此我們匯集了最佳的工具組合，以確保在性能、質量和上市時間方面都能獲得成功。Cadence豐富的數字實現和驗證產品，再加上其高度的支持與配合，幫助我們達成了所有的設計目標。”
Cadence公司EDA產品戰略官徐季平博士表示：“對智原科技來說，為了管理這類龐大SoC設計的復雜度，需要采用緊密整合的解決方案，以幫助設計人員快速地將創新設計落實為真正的產品。通過采用Encounter數字實現系統和驗證方案，智原科技大幅提升了SoC的開發速度。”
