<del id="aymay"></del> 繼今年7月賽靈思(Xilinx)公司宣布推出業(yè)界首款ASIC級可編程架構UltraScale之后不到半年，首批基于該架構的UltraScale器件目前就已正式發(fā)貨，體現了一家優(yōu)秀企業(yè)所具備的明確目標和強大執(zhí)行力。Xilinx全球高級副總裁湯立人(Vincent Tong)說，“我相信，當客戶結合采用臺積電技術和UltraScale架構，并通過Vivado設計套件和UltraFast設計方法進行協(xié)同優(yōu)化后，其產品將比競爭對手提前一年實現1.5至2倍的系統(tǒng)級性能和可編程集成。”
隨著需要極高數據速率的400G OTN、LTE/LTE-A、4K2K和8K視頻處理、以及數字陣列雷達等新生代系統(tǒng)的不斷涌現，時鐘歪斜、大量總線布置以及系統(tǒng)功耗管理方面的挑戰(zhàn)將會達到令人生畏的程度。因此，賽靈思將精力重點放在了解和滿足新一代應用對于海量數據流、多Gb智能包處理、多Tb吞吐量以及低時延方面的要求，希望能夠從根本上提高芯片的通信、時鐘、關鍵路徑以及互聯(lián)性能。
之所以將UltraScale稱為ASIC級可編程架構，湯立人將其歸因于其中包含眾多ASIC要素。例如，針對海量數據流而優(yōu)化的寬總線支持多兆位(multi-terabit)吞吐量;多區(qū)域類似ASIC的時鐘、電源管理和下一代安全性;高度優(yōu)化的關鍵路徑和內置的高速存儲器串聯(lián)，消除DSP和包處理的瓶頸;二代3D IC系統(tǒng)集成芯片間帶寬的步進功能;高I/O和存儲器帶寬，提供動態(tài)時延縮短和3D IC寬存儲器優(yōu)化接口;Vivado工具消除布線擁堵和協(xié)同優(yōu)化，器件利用率超過90%等。
與前幾代可編程邏輯器件所采用的時鐘方案完全不同，Xilinx在UltraScale架構中加入了類似ASIC時鐘功能，不但消除了放置方面的眾多限制，還能夠在系統(tǒng)設計中實現大量獨立的高性能低歪斜時鐘資源，而這正是新一代應用的關鍵要求之一。
提高布線率，為UltraScale架構引入類似高速公路設計中的快速通道理念，以緩解數據擁塞問題，則是該架構具備的另一大亮點。這些新增的快速通道可供附近的邏輯單元之間傳輸數據，盡管這些單元并不一定相鄰，但它們仍通過特定的設計實現了邏輯上連接。這樣，通過UltraScale架構提供的高布線效率，就能夠使可管理的數據量呈指數級上升。這意味著，只要設計合適，布局布線就沒有問題。器件利用率將有望達到90%以上，且不降低性能或增加系統(tǒng)時延。
最新的Kintex UltraScale FPGA具有116萬個邏輯單元、5,520個優(yōu)化的DSP Slice、76Mb BRAM、16.3Gbps背板收發(fā)器、PCIe Gen3硬模塊、100Gb/s集成以太網MAC與150Gb/s Interlaken IP核，以及DDR4存儲器接口。應用目標包括：8K/4K超高清視覺顯示器和設備、256通道超聲、帶智能波束成形功能的8X8混合模式LTE和WCDMA無線電、100G流量管理/NIC以及DOCSIS 3.1 CMTS設備。
而作為Virtex UltraScale系列中的最大器件，VU440具有440萬個邏輯單元、1,456個用戶I/O、48個16.3Gb/s背板收發(fā)器以及89Mb BRAM，其容量已達到賽靈思業(yè)界最大容量Virtex-7 2000T器件的兩倍以上，再次打破行業(yè)記錄。此外，該產品還能提供驚人的5000萬個ASIC等效門。Virtex UltraScale器件除包括集成式PCIe Gen3、100Gb/s以太網MAC和150Gb/s Interlaken IP核，以及DDR4存儲器接口外，還內置有28Gb/s背板收發(fā)器和33Gb/s芯片至光纖收發(fā)器，直接面向單芯片400G MuxSAR、400G轉發(fā)器、400G MAC-to-Interlaken橋接器、仿真與原型設計等應用。
