<del id="aymay"></del> 本文介紹了利用現代FPGA架構的先進性能管理PCB復雜性的新方法，即可以減少PCB布線的擁塞，減少設計反復、重新設計的次數以及削減層和元件的數量。同時也概述了利用FPGA的靈活I/O特性降低PCB制造成本的方法。
內置嵌入式處理器、DSP和存儲器模塊的高端FPGA有替代整個ASIC的趨勢。最新的FPGA器件能夠專門利用多個通用I/O管腳來創建更寬的配置總線，從而加快編程時間，而這些引腳在配置完成后仍可作為正常的I/O管腳使用。器件復雜度的增加意味著引腳數量的增加，這會提高在PCB上集成這些器件的難度和成本。設計小組必須認真應對這一挑戰，以確保使用這些新的可編程器件時不會影響到產品的成本和上市時間。
引腳數量超過1,000的FPGA會給電路板設計帶來很大的麻煩。采用人工方式對這么多數量的引腳進行布局和布線是非常低效的，特別是當FPGA設計有稍許修改時會造成費時的電路板設計反復。盡管引腳數量提高了，封裝上的引腳間距仍保持不變，但PCB上的引腳密度卻有顯著的增加。隨之產生的布線擁塞意味著大多數PCB設計師必須具備高密度互連(HDI)制造工藝方面的豐富經驗。包含高數量引腳FPGA器件的PCB需要更多層的電路板，底線是每增加一層，制造成本增加10%到20%。
理想的I/O標準選擇和配置必須考慮PCB的電氣特性。最新FPGA器件的高速串行I/O使得FPGA和系統板之間的接口成為特別棘手的問題。例如數千兆位收發器(MGT)技術旨在顯著縮短數據路徑，同時戲劇性地提高吞吐量。然而這些高速I/O會帶來新的挑戰。設計師現在不是擔心系統時序、上沖/下沖、串擾和正確端接，而是關心介電損耗、趨膚效應和確定性/隨機性抖動問題及其對碼間干擾的影響。
數千兆位差分信號的信號劣化和衰減主要有三大原因：介電損耗(是長度和板材的函數)、過孔損耗和連接器損耗。根據具體物理位置的不同，每個過孔的損耗將在0.5dB到1dB之間，而總的損耗裕量只不是10dB到15dB之間。因此，大多數FPGA制造商推薦將數千兆位收發器放置在FPGA的四周，以避免打孔到內部信號層。根據FPGA制造商的規范要求，仔細的堆疊規劃對這些信號而言至關重要，以便達到仔細校準過的差分阻抗。
為了進一步解決好問題，FPGA I/0設計是靈活的。其它任何硅片技術都無法提供像FPGA器件這樣靈活的接口特性。過去由于電路板設計和FPGA設計小組沒有取得I/O設計的同步致使許多PCB 需要重新設計的情況時有發生。具有I/O新功能的高引腳數量器件會顯著地增加PCB制造成本和整體上市時間，在這種情況下，借鑒本文推薦的解決方案就能夠跨越FPGA和PCB設計流程之間的日漸變寬的溝壑。
傳統的突破
FPGA設計流程采用的方法基于硬件描述語言，而PCB仍采用原理圖輸入方法。對復雜度不高的器件來說，傳統流程是可以接受的，FPGA和PCB可以在不同的設計環境中分別進行設計。然而，這種傳統的FPGA和PCB設計小組獨立工作模式帶來的是以下這種串行步驟：
1. FPGA設計師定義設計的頂層模塊，并建立邏輯信號;
2. FPGA設計師在FPGA綜合步驟中鎖定一些特殊信號(時鐘信號、專門的高速信號);
3. FPGA供應商的布局布線軟件自動將其它的FPGA頂層信號分配到物理器件管腳，并創建FPGA引腳映射文件;
4. FPGA小組將引腳映射信息發送給PCB設計小組，同時庫管理員創建FPGA器件的定義;
5. PCB設計師創建FPGA的符號并將它引入PCB原理圖設計;
6. 根據PCB的原理圖進行PCB的布局布線。
將FPGA I/O設計數據傳送到PCB流程通常需要人工進行數據的重新輸入(介于步驟3和4之間)。每個引腳有很多屬性，包括邏輯信號名、物理引腳號、引腳方向、引腳組(引腳交換組)、FPGA器件普通引腳名稱和差分信號引腳對等。這樣，有一千個引腳的器件意味著PCB庫管理員需要無任何差錯地輸入6,000個數據。為了適合原理圖紙張的大小，高引腳數量的符號通常需要被分割成若干部分。這些部分的符號創建和管理工作需要花數天到數周的時間。每次FPGA到信號引腳映射關系的修改所導致的原理圖連接更新同樣也是一個漫長又容易出錯的過程。如果邏輯信號名和物理引腳號在FPGA流程和PCB流程之間沒有得到同步，那么放置在PCB上的FPGA就可能無法正常工作。
在典型的FPGA布局布線流程中，I/O設計肯定是要修改的，因為布局布線需要“I/O自由分配”以滿足FPGA的時序約束條件。FPGA設計師必須采取額外的步驟鎖定I/O設計，以便設計進展時能保持不變。由于在PCB設計時整合高數量引腳FPGA器件的代價非常高，設計小組經常在設計過程的早期就鎖定FPGA的I/O設計。I/O設計的鎖定在降低FPGA-PCB的整合維護成本的同時，也失去了降低PCB制造成本的機會。許多設計小組很早就鎖定了I/O分配，隨后卻發現為了滿足PCB布線或性能要求必須改變FPGA I/O的設計。由于沒有充分準備好有效地應對FPGA I/O的變化，這些設計小組通常都造成設計延遲。
兩方面的約束條件
約束條件可以分成兩個部分，即FPGA約束和PCB版圖約束。FPGA約束條件包括設計的時序要求(時序約束)、器件的規模和架構(布線約束)以及應用于I/O緩存的I/O標準(I/O約束)。引入可配置的I/O ASIC宏單元意味著每個器件具有更大的靈活性，可以支持更廣泛的信令標準，但這也會造成緊密相鄰的器件應采用哪個標準的約束情況。為了最大化這樣的靈活性，可以將器件信號分成若干I/O組，從而使分配規則進一步復雜。每一種約束都會影響I/O的分配。
在電路板設計這邊，最佳的I/O分配取決于可用布線層的數量和PCB上器件的方位(布線約束)。除了布線約束外，PCB版圖必須滿足信號完整性(SI)和整個系統設計的時序約束條件(SI和時序約束)。由于這些SI和時序約束會限制電路板上走線的長度、空隙和其它物理參數，因此也會影響I/O端口的引腳位置。下面列出了可能會影響I/O設計的一些約束條件：
* FPGA時序
* FPGA可布線性
* FPGA I/O
* PCB可布線性
* PCB SI和時序
因為這些約束條件是由不同的設計師管理的(例如FPGA、PCB和SI設計師)，又會影響到相同的I/O分配過程，因此很難協調。
橋接FPGA-PCB設計流程
FPGA設計師必須滿足綜合和布局布線約束以符合時序規定要求，而PCB設計師必須在后端約束設計以便滿足系統級的時序和SI要求。隨著設計復雜性的提高，這些約束在兩個設計流程之間可能發生沖突。
第一個需要解決的問題是加強兩個設計小組之間的溝通。另外一個關鍵的課題是確保HDL、FPGA和PCB環境中所使用的工具套件的一致性。基于語言的FPGA HDL描述必須被正確地描述成包含引腳分配數據的原理圖符號，并保持與PCB版圖工具的正確鏈接。最后，這兩個設計領域必須通過PCB上正確的FPGA引腳分配來保持同步，并以原理圖符號和PCB外形數據庫來進行表示，即使是不同的設計小組使用完全不同的工具套件也應如此。
例如，為了滿足嚴峻的上市時間目標，一塊PCB可能包含多個并行設計的高引腳數FPGA。每個FPGA封裝內引腳輸出的變化必須連續反饋給PCB原理圖和版圖設計數據庫。PCB的高速SI分析工具必須能夠訪問I/O收發器的驗證模型。為了完整或滿足高速時序要求的PCB布線也可能要求FPGA引腳輸出的調整。在這雙重跟蹤過程中，FPGA設計師可以使用來自EDA供應商和FPGA供應商的工具。PCB設計師可以使用另外一家EDA供應商的工具，而這一工具不必與FPGA工具供應商提供的工具相同。
