添加RTL分析、SDC生成加快FPGA設計

大多數 FPGA 設計人員都充滿熱情地開展專業化問題解決和創造性工作，當然，他們工作壓力也相當大，工作流程也非常單調乏味。幸運的是，EDA 公司和 FPGA 廠商不斷開發新的工具和方法，推進繁瑣任務的自動化，幫助設計團隊集中精力做好創造性工作。下面我們就來看看 FPGA 工具流程的演進發展，了解一下現代 FPGA 團隊是如何利用 RTL分析、約束生成和綜合導向來減少設計迭代的。

如果您已經是一名 FPGA 設計專業人士，那么將擁有輝煌的職業發展前景，因為越來越多傳統上需要 ASIC 實現的設計現已改用 FPGA。隨著新一代芯片工藝技術的推出，設計 ASIC的成本正呈幾何級數增加。與此同時，FPGA 廠商則能利用最新工藝技術實現新一代產品，且不會讓客戶承擔過重的成本負擔。

但不容樂觀的是，FPGA 設計相當復雜，需要跟 ASIC 流程一樣復雜的工具流程，這往往需要整個設計團隊的共同努力才能完成，而不能光靠一名設計人員。因此，FPGA 設計團隊在著手ECO 或新項目之前應認真分析現有的工具套件。那么好消息呢?就是新一代EDA 工具如雨后春筍般涌出，可助他們一臂之力。設計人員可選擇采用標準數據格式且易于安裝和使用的工具，簡化流程集成工作，而且能夠在選定的平臺(不管是 Windows 還是 Linux)上實現本機運行。

FPGA 工具流程的發展演進

這些年來，FPGA 設計日趨復雜，工具流程也隨之發展，而且越來越像 ASIC流程。上世紀 90 年代，FPGA 流程(見圖 1 的流程 A)跟當時的簡易 ASIC 流程一樣，最初以 RTL 為基礎，并采用綜合及布局布線工具。隨著設計變得進一步復雜化，FPGA 團隊在流程中增加了時序分析功能，幫助客戶確保設計能按指定的頻率運行。今天的 FPGA已經發展為龐大的系統平臺，設計團隊通常要通過 RTL 分析來最小化設計迭代，并確保設計能夠實現相應的性能目標。

進而言之，由于今天的 FPGA 設計項目非常龐大復雜，所以設計人員需要想盡一切辦法更好地了解設計的規模和復雜性，以便更好地控制流程中的工具，加速設計上市進程。現代FPGA 設計團隊正在采用一種新型方法，那就是在整個設計流程中貫穿約束機制。我們不妨看看當下最流行的、現已得到賽靈思最新 Vivado 流程支持的一種約束方法——Synopsys 設計約束 (SDC) 格式，以及了解如何通過 SDC 讓設計項目受益。