一款TI/國半的超高速ADC調試經驗總結

用芯創造未來

這次有幸調試了國半公司一款雙通道，8位，1.5G(單通道最高3G)采樣率的超高速ADC，芯片型號ADC08D1500。與普通高速芯片不同的是這款芯片的輸出擁有DDR模式。結構框圖如下

兩個1:2DEMUX分別用于I、Q兩路。按采樣時鐘2分頻的速率，每個通道分2路按Dx、DxD輸出，共4路輸出。SDR模式和DDR模式唯一的區別在于上圖的Output Clock Generator模塊，SDR工作在時鐘單邊沿采樣輸出模式，DDR則是時鐘雙邊采樣輸出模式。因此，DDR的輸出時鐘是采樣時鐘的4分頻，這個時鐘在FPGA內部可使用IDDR邏輯資源匹配接收。SDR和DDR模式的時序圖如下

至于該芯片的配置，模擬輸入的處理以及其他走線相關注意，這在datasheet里都有相當詳細的描述，這里就不多說了。我主要想總結下調試這種AD的幾點經驗。這些經驗對高速，高精度AD的調試一樣適用。

一個項目中，尤其是涉及到信號處理的項目，AD的調試都是一個關鍵環節。如何對AD進行測試，如何確定AD調試完成，在FPGA中如何對不同輸出模式的數據進行處理等。這一些系列的問題不光是寫寫代碼這么簡單，更重要的是要會分析數據。硬件設計上還要充分考慮到AD內外時鐘的設計，以及LVPECL、LVDS等差分線耦合方式的設計等。這其中任何一項內容都可以拿來大書特書。我想這也是為什么在研究生電子設計中，專家最關心的是AD部分。針對這款AD芯片在調試過程中遇到的問題，總結下我的解決方法，以及數據分析時用到的一些方法。