<del id="aymay"></del> 電路可靠性,也就是電路抗電氣故障的魯棒性,它日益成為IC設計師的關注點。有很多問題多年來已為人所知,有時人們覺得可靠性風險主要是最新制程才會面臨的問題。小器件、細導線、薄柵氧化層受到過度電性應力的影響,而新制程世代，對特定形狀、圖案也更為敏感。然而,如果設計師在成熟節點上不存在電路可靠性問題的話,那他今后的電路設計中很可能面臨著潛在風險。
這是為何?
因為即使是在成熟的制程上 , 工程師們也會從上面不斷榨取性能、功能、面積及其他相關指標 , 以期獲得更高的投資回報(ROI)。越老的制程的不確定性可能會越少 , 但每一輪新的設計浪潮都會因為有不同的應用需求、及環境條件而引發新的可靠性問題。例如 , 汽車和醫療相關應用芯片設計目前是采用成熟制程技術的新驅動力量。這些應用和采用前沿制程的常見消費型應用相比 , 具有完全不同的設計需求及工作環境。
這樣就需要有新的工具和方法 , 來確保新制程和成熟制程的電路可靠性。例如, 汽車設備上更高的電壓導致了更高的EOS風險 , 因此設計師需要更努力來確保具有較薄的柵氧化層的數字晶體管不會連接到50伏的電源上。不僅如此,采用高壓設計的電路也需要增大特定位置上的版圖圖案間間距。
針對這樣設計的驗證 , 我們只需要檢查某些特定區域即可 , 如果將整個芯片都執行符合高壓設計規則的較大間距DRC檢查 , 則將導致極端保守的設計考慮 , 以及過大的裸片面積和更高的制造成本。
有限的傳統方法
很多設計團隊采用用戶生成(user-generated)的標志層(marker layers)或文本點(text points)來檢查EOS問題 , 但這是容易出錯的方法 , 需要設計師人工判定電壓如何在電路節點之間變化、并人工標出需要符合高壓設計規則的正確區域。隨著電路功能的密集改版更新 , 標志層(marker layers)是極難保持的。
在芯片設計日益復雜的今天 , 我們也面臨了其他的風險：靜電放電(ESD)、閂鎖(latch-up)、電遷移(EM)等已知故障機制不能為標準設計做法所完全防止。
其中電遷移在很多代IC上一直是困擾設計師的問題。然而 , 結合了更高驅動強度和采用更細導線在14/16nm實現的FinFET技術 , 成為因電遷移而產生的電路故障的另一個起因。采用傳統方法進行EM檢查 , 將耗費巨大的運算資源 , 需要在整個芯片的每一個部分都提取寄生模型、進行電流仿真和標注最后結果。常見的16nm/14nm片上系統會有數十億個組件 , 想當然耳 , 而進行這樣的傳統檢查過程將非常緩慢 , 是不可接受的。
此外也因為目前所制造的晶體管柵極下的氧化層更薄 , 使得相關器件更容易受到EOS的影響。更困難的是 , 由于現代省電芯片的設計 , 大多數都采用多電源域(multi-power-domain)的策略 , 意味著一個芯片可能有著數十個不同的電源供電。這種更大的復雜性使得檢查出完整的潛在EOS問題變得極度困難。實際上 , 整個芯片的EOS檢查超出了以往各種工具所提供的標準電路仿真和驗證方法的能力。
